概要
2025年2月24日（日本時間25日）、インテル🄬 Xeon🄬 6 プロセッサー（P-core採用6900/6700/6500シリーズ、開発コード名：Granite Rapids）がリリースされました。Intel 3製造プロセスにより微細化されて、1ソケットに最大72～128コア（SKUによって異なります）と、最大504MBの大容量 LLCを搭載可能になりました。さらに、1ソケットあたりのメモリチャンネル数が12本へ増加し、転送レートDDR5-6400 MT/sをサポートした他、新たに、より広帯域なDDR5-8800 MT/sのMultiplexed Rank DIMM（以下、MRDIMM）もサポートしたことで、前世代に比べて理論メモリ帯域が2.36倍まで強化されています。
インテル🄬 Xeon🄬 6のこれらの進化点が計算性能向上にどれほど寄与するかを明らかにするため、本ベンチマーク報告書では、各種実用アプリケーションのベンチマークを、インテル🄬 Xeon🄬 6の2ソケットマシン（96コア×2CPU）と、第5世代 インテル🄬 Xeon® スケーラブル・プロセッサーの2ソケットマシン（32コア×2CPU）と、第4世代 インテル🄬 Xeon® スケーラブル・プロセッサーの2ソケットマシン（56コア×2CPU）の3環境で取得して実効性能を比較しています。Xeon🄬 6の導入を検討されている方やHPCシステムの設計を担当されている方に、性能向上の参照データや設計上の注意点としてご活用いただければ幸いです。
Multiplexed Rank DIMM (MRDIMM)：
インテルとMicronによって開発され、Xeon🄬 6プロセッサーで利用可能となった新しいメモリモジュール。1枚のモジュール上に2つの独立したDDR5ランクのDRAMアレイが搭載されており、これら2ランクのデータをモジュール上のマルチプレクサと呼ばれるバッファで多重化して、CPU側のメモリコントローラへ転送します。これにより帯域幅が向上します。
インテル🄬 Xeon🄬 6 プロセッサーの特長
- 「Intel 3」製造プロセスにより微細化され、最大 72〜128 コアを搭載可能です（SKUによって異なります）。前世代では最大64コア、最大230MBでした。
- CPUソケット間の接続に用いられるUPIはCPUあたり6本に強化されました（6900シリーズのみ）。前世代ではCPUあたり最大4本でした。UPI速度は前世代の20 GT/sから24 GT/sに向上しています。
- 第4世代で組み込まれたアクセラレータ群（AMX、QAT、DLB、DSA、IAA）は継続提供されています。特にIntel AMXは、FP16追加対応や演算エンジン強化により、AI推論やマトリクス処理の性能が大幅に向上しています。
- コア間で共有されるLast Level Cacheの容量は、前世代の最大320MBから最大504MBに拡大されました（6900シリーズのみ。6700シリーズでは最大336MB）。
- 6900シリーズでは2ソケットまで構成可能です。6700シリーズでは最大8ソケットまで構成可能です。
- 6900シリーズではCPUあたりのメモリチャンネル数が前世代の8本から12本に増大し、新たにDDR5-6400 MT/sのECC Registered DIMMに対応しました。また、新たにDDR5-8800 MT/sのMRDIMMもサポートしたことで、前世代に比べて最大36倍もの大幅なメモリ帯域へと強化されました。6700シリーズではメモリチャンネル数が8本で、MRDIMMは最大DDR5-8000 MT/sに対応しています。
- Gen 5.0に対応したPCIeレーンは前世代の80本から136本に増強されました（6700シリーズの1ソケット用にて最大136本。その他は88本。6900シリーズは96本に増加）。
- Compute Express Link（CXL）2.0 に対応しました。
Gaussian
量子化学計算ソフトウェアのデファクトスタンダードであるGaussianでベンチマークを取得しました。AVX2に最適化されたGaussian社標準のBinary版パッケージを用いました（AVX-512には未対応です）。
Gaussianパッケージに付属のtest0397インプット（Valinomycin分子C54H90N6O18、RB3LYP/3-21GでのForce計算）で経過時間を取得しました。
