CPU仕様・特長

2023年1月10日（日本時間11日）、第4世代 インテル🄬 Xeon🄬 スケーラブル・プロセッサー（開発コード名：Sapphire Rapids）がリリースされました。
「Intel 7」製造プロセスにより微細化され、1ソケットに最大56コアを搭載可能になったことに加え、CPU間のUPI接続がCPUあたり最大4本に増加し、その速度が16 GT/sに向上しました。
また、新たにDDR5-4800のメモリに対応して、より太いメモリ帯域に進化するとともに、PCIインタフェースがGen 5.0に対応、レーンが80本搭載されました。
さらに、DL推論の速度向上に寄与するAdvanced Matrix Extensions（AMX）命令の追加、AVX-512命令の半精度（FP16）対応、データ移動用アクセラレータData Streaming Accelerator（DSA）をはじめとする専用アクセラレータの追加が行われ、AI・HPCワークロード向けに大きく機能強化されています。

• 「Intel 7」製造プロセスにより微細化され、トップビンのSKU「Xeon Platinum 8480+」では1ソケットに56コアを搭載しています。これは前世代（最大40コア）の1.4倍です。
• CPUソケット間の接続に用いられるUPIが、CPUあたり最大4本に増加しました（前世代は最大3本）。また、UPI 2.0となり、速度が16 GT/sに向上しました（前世代は11.2 GT/s）。
• AI系ワークロードの加速に有益なAdvanced Matrix Extensions（AMX）命令が搭載されました。これにより前世代の2倍以上のDL推論性能が実現されると期待されます。
• ストリーミング型データ移動のためのアクセラレータData Streaming Accelerator（DSA）が組み込まれ、CPUからDSAへメモリ間データ移動をオフロードする機能が搭載されました。この機能を用いた場合は、データ移動に要していたCPUサイクルが解放され、優先度の高い作業にその空いたCPUサイクルを割り当てることが可能となります。DSAには高性能ストレージ等の用途が見込まれます。
• ソフトウェアとアクセラレータの間のディスパッチ処理や同期処理をユーザー空間上で低レイテンシで行えるようにするためのAccelerator Interfacing Architecture（AiA）が採用されています。
• AVX-512命令に半精度（FP16）に対応した命令が新たに追加されました。
• 暗号化やデータの圧縮/解凍のためのIntel Quick Assist Technologyがコアに搭載されました。
• コア間で共有される、最大100MB以上のLast Level Cacheが搭載されます。
• Intel EMIB（Embedded Multi-die Interconnect Bridge）シリコンブリッジ技術を用いて作られた初めての製品です。これにより高スループットと広帯域を実現します。
• 1ソケット、2ソケット、4ソケット、8ソケット構成が可能なSKUがラインアップされています。ちなみに前世代は1ソケットと2ソケット構成のみ対応していました。
• CPUあたりのメモリチャンネル数は前世代と同じ8本ですが、新たにDDR5-4800 MT/sのメモリに対応しました。
• メモリ帯域に敏感なワークロードのために、64GB容量で1TB/sの帯域を有するHBM2e（広帯域メモリ）を備えたものが登場する予定です。
• Gen 5.0に対応したPCIeレーンが80本搭載されました。
• Intel Optane Persistent Memory 300シリーズに対応しました。
• Compute Express Link（CXL）1.1 に対応し、ソケットあたり4つのCXLデバイスに対応しています。
• PCHには新たに1本の1GbEポートが追加されました。